根据最新消息，IMEC在VLSI 2020上发表了有关单片CFET的有趣论文。我有幸采访了其中一位作者Airoura Hiroaki。三星宣布将转换为3nm的水平纳米片（HNS）。台积电（TSMC）维持3nm FF，但有望改用新的2nm架构。在业界众所周知，FinFET（FF）即将达到其校准寿命。假设英特尔仍在追求自己的技术，那么预计英特尔将保留7nm FF，然后再迁移到5nm HNS。该行业最可能的路线图是从FF到带有或不带有Forksheet的HNS，然后过渡到CFET（免费FET）。 Imec CMOS路线图。根据以上技术蓝图，High-K /金属栅极用于28nm，FinFET用于16nm-14nm，EUV曝光设备用于7nm-5nm，Co用于生产线中间（MOL）。 MOL是将晶体管（FOEL）和多层布线（BEOL）连接在一起的孔（Via）。尽管imec使用Co，但还有其他选择，例如Mo和Ru。另外，具有4纳米至3纳米的纳米片结构的晶体管被使用。在此VLSI研讨会上，发表了许多有关7nm，5nm和3nm的文章。但是，作者发现，“全能门”（GAA）纳米片结构在这些节点上的应用在世界范围内是普遍的。认识。同时，从技术蓝图的角度来看，将使用配备有埋入式电源导轨（BPR，一种将电源线埋在晶体管下方的结构）的Forksheet晶体管（2纳米）；在1nm中，互补FET（CFET）。 Imec已达成以下内部共识：在3nm之前采用Nanosheet，在2nm之前采用Forksheet，在1nm上采用CFET。换句话说，在这次VLSI研讨会上，imec也在上述技术蓝图的基础上发布了公告。从上图可以清楚地看到FinFET，Nanosheet，Forksheet和CFET的结构变化。从FinFET到CFET，通过最小化接触多晶硅（PP），分离nMOS和pMOS，以达到减小SRAM面积的效果。如图2所示，叉板和CFET通过堆叠nFET和pFET器件的CFET以改善n-p间距来减小尺寸。已经开发出CFET。该方法是将单独的硅晶片用于nFET和pFET，然后将它们粘合在一起，并按照顺序（顺序），将CFET制成。两种类型的FET都将在同一硅芯片上制造。 Imec声称单片技术比顺序技术便宜，并且顺序技术要求SOI将衬底成本提高1％。单片CFET的成本优势是1纳米。 IMEC使用CFET垂直排列nMOS和pMOS（请参见下面的图8）。尽管CFET的处理流程非常复杂，但毫无疑问，它大大减小了CMOS和SRAM的面积。 ，实现了整合。问题是是否要实现人们期望的晶体管特性，这是未来研发的关键。我发现起始晶圆成本大约高出1％。有两个原因。首先，我不认为顺序CFET需要SOI。其次，SOI比标准晶圆贵约1％。整个方法还将需要两个起始晶圆，而不仅仅是一个。我认为这种成本分析需要更多的调查。在单片方法中，nFET和pFET是在单独的晶圆上制造的，因此可以针对该器件优化每个器件的制造工艺。每个晶片的处理流程。随着我们朝N3迈进，n与p的分离减少了寄生效应并提高了性能。另外，通过从FF移动到GAA，可以在所有四个侧面而不是三个侧面上提供门，从而改善了静态控制。此外，最重要的是，这项工作中制造的单片CFET为下一代器件的顺序CFET提供了替代方案，需要进一步的研究。